【導讀】碳化硅（SiC）憑借其優異的材料特性，在服務器、工業電源等關鍵領域掀起技術變革浪潮。本教程聚焦SiC 尤其是SiC JFET系列器件，從碳化硅如何重構電源設計邏輯出發，剖析其在工業與服務器電源場景的應用價值。我們已經介紹了《碳化硅如何革新電源設計、工業與服務器電源》《三種替代Si和SiC MOSFET的方案》。本文為第三篇，將介紹SiC Cascode JFET的動態特性、SiC Combo JFET的應用靈活性。
（一）SiC CJFET：性價比優勢
對于當前市場上任意給定的半導體封裝，CJFET始終能提供最低的導通電阻RDS（on）。您無需并聯多個器件來提升性能，從而節省寶貴的PCB空間。
安森美（onsemi）采用TOLL封裝的750VUJ4SC075005L8S CJFET在25℃時的RDS（on）僅為5.4mΩ。相比之下，競品器件即使額定電壓僅達600V或650V，其RDS（on）仍可能高達該值的十倍之多。
正得益于這一顯著的導通電阻優勢，安森美的EliteSiC CJFET如今在成本與性能兩方面，均能有力地與硅基超結MOSFET（Superjunction MOSFET）展開有力競爭。
（二）SiC Cascode JFET的動態特性
SiC CJFET的工作機制如下：在器件導通階段，向低壓硅MOSFET（LVMOS）的柵極施加12V至15V的正向驅動電壓，使其溝道導通。在此期間，阻抗很低，其漏源電壓VDS迅速降至0V。而恰好0V即為SiC JFET的導通電壓，因此器件也隨之導通。
在關斷階段，將LVMOS電壓置為0V。漏極偏置電壓會通過SiC JFET傳遞，導致LVMOS的漏源電壓VDS升高。這種電壓反轉會充當JFET的柵極驅動信號，當LVMOS的VDS超過SiC JFET的閾值電壓時，JFET的導電溝道被夾斷（pinch-off），從而阻斷系統中剩余的全部高壓。
（三）相比SiC MOSFET，具備極低的關斷開關損耗
除了導通電阻和導通損耗的優勢外，安森美SiC CJFET器件在開關模式應用中，相較于SiC MOSFET，關斷能量損耗（Eoff）和導通能量損耗（Eon）也具有顯著優勢。
下方圖表展示了某競品廠商的SiC MOSFET、安森美的NTBG023N065M3S SiC MOSFET，以及安森美的UJ4SC075018B7S SiC CJFET的實測開關損耗數據。為確保測試公平性，在40A關斷電流條件下，各被測器件的續流二極管電壓過沖保持一致。
在0A至80A范圍內，配合使用330pF的緩沖電路，CJFET在關斷開關損耗方面具有顯著優勢。在40A電流下，其關斷損耗幾乎比競品低5倍。
這種優異的關斷損耗性能在導通損耗方面略有代價——CJFET的導通損耗確實高于競品器件，這是由于CJFET內部增加了額外的電容所致。在硬開關導通條件下，會產生更高的導通損耗。但在LLC等典型應用場景中，不存在導通開關損耗，因此CJFET憑借其極低的導通電阻RDs（on）和關斷損耗Eoff，成為理想選擇。
（四）相比SiC MOSFET，具備極低的整流損耗
續流二極管（亦稱飛輪二極管）能在開關關斷、電流中斷時實現反向電流通過，從而抑制感性負載兩端的高壓尖峰。然而，該二極管通常也是反向恢復損耗的另一個主要來源。當電路利用器件的體二極管進行續流導通時，體二極管的導通壓降（on-state drop）會導致顯著的導通損耗。這通常是采用同步導通方式的原因——通過將JFET溝道導通來減少損耗。
在與兩款不同的SiC MOSFET進行相同條件的對比測試中，安森美的CJFET展現出最低的整流關斷損耗（Erec）。事實上，在使用緩沖電路的情況下，CJFET的整流損耗隨著電流升高反而呈現下降趨勢。
當綜合考量導通損耗Eon，關斷損耗Eoff，與整流損耗Erec這三項關鍵指標時，即便CJFET的導通損耗較高，其總體開關損耗仍可降低多達三分之一。
（五）CJFET如何利用JFET的超低導通電阻
如前所述，安森美第四代SiC JFET的總導通電阻僅為SiC MOSFET的一半。通過對比SiC MOSFET（左圖）與SiC CJFET（右圖）的平面結構圖，這一戰略優勢帶來的收益顯而易見。MOSFET存在固有溝道電阻Rchannel，該電阻對器件整體導通電阻的貢獻高達60%。而在共源共柵（cascode）結構的JFET器件中則不存在這種溝道電阻（Rchannel）。取而代之的是一個低壓MOSFET，其導通電阻RDS(A)本身就非常低，僅占整體RDS（on）的約10%。通過將反向漂移從SiC MOSFET的體二極管中移除，CJFET在導通電阻形成的空間和時間維度上都得以縮減。
（六）更低的體二極管正向壓降（VF）
EliteSiC CJFET的設計可在第三象限反向恢復階段實現自動同步整流（SR）。在此階段，即使未對低壓MOSFET施加正向偏置，其體二極管仍可在約+0.7V的電壓下導通。由于JFET本身是常開型器件，該低壓即可有效將其開啟。因此無論是否選擇采用同步開關控制，JFET溝道始終能在第三象限導通期間提供同步整流功能。
（七）降低導通損耗
在第三象限導通期間，SiC MOSFET的體二極管壓降明顯高于CJFET。如以下兩幅圖所示，這是對兩款典型安森美器件——1200V/80mΩ SiC MOSFET與同規格（1200V、80mΩ）SiC CJFET——在25℃條件下進行的對比測試結果。
當柵極偏置電壓為0V時，SiC MOSFET的漏源電壓VDS高達4.8V（見藍色圓圈處）。相比之下，由于CJFET在第三象限自動導通，在相同0V柵壓和30A反向電流條件下，其VDS壓降僅為約2.45V（見藍色圓圈處）。因此，在死區時間（dead-time）內，CJFET的導通損耗顯著更低。
（八）極低的柵極電荷，實現更靈活的柵極驅動
共源共柵（cascode）結構通過與硅MOSFET柵極相連，顯著提升了柵極驅動的靈活性。該結構可耐受極寬的電壓范圍，并內置了靜電保護（ESD）功能。
假設無需將柵極驅動電壓（VGS）提升至15V：如左上圖所示，僅9V的VGS即可近乎完全導通SiC CJFET。因此，若僅采用10V而非15V的VGS進行驅動（如右上圖所示），器件的柵極電荷（QG）將降低12nC——降幅達30%，且不會對RDS（on）造成任何負面影響。這對于電源在輕載條件下降低高頻LLC拓撲的柵極驅動損耗尤為重要。
（九）SiC Combo JFET的應用靈活性
SiC Combo JFET是一種由低壓硅MOSFET與高壓常開型SiC JFET組成的復合器件。與cascode器件結構不同，在該組合結構中，SiC JFET的源極連接至低壓Si MOSFET的漏極，從而使JFET和MOSFET的柵極均可獨立接入以方便控制。
使用Combo JFET最簡便的方法，是通過單個電阻RG將JFET柵極與MOSFET源極連接。通過調節該電阻值，即可有效調控器件的開關速度。右圖展示了四個并聯運行的Combo JFET輸出特性曲線，每個器件導通電流為100A。值得注意的是，波形中未出現振蕩現象，且開關速度與電流均流性能均得到了良好控制。
（十）將Si MOSFET堆疊在SiC JFET之上
安森美EliteSiC Combo JFET將常開型SiC JFET與常閉型的Si MOSFET串聯連接。但與傳統做法不同的是，該器件并未在封裝內部將柵極連接到源極，而是將JFET的柵極和MOSFET的柵極分別引出至封裝外部，從而可根據具體應用需求靈活地在外部連接。
下方的剖面圖展示了藍色的SiC JFET芯片，它通過銀燒結工藝鍵合至封裝銅基底上。黃色的Si MOSFET芯片則通過銀燒結工藝堆疊在JFET芯片的頂部。兩個芯片各自的柵極分別通過獨立的引腳引出封裝。
未完待續，還有更多干貨知識等您解鎖：利用SiC CJFET代替超級結JFET、開關電源應用。
